В настоящее время в VLSI размер, мощность и скорость технологии являются основными ограничениями при проектировании любых схем. В обычных умножителях задержка будет больше, и количество вычислений также будет больше.

Из-за этого скорость схем, разработанных с использованием обычных умножителей, будет низкой, и они будут потреблять больше энергии. В этой книге описывается блок умножения и накопления с использованием ведического умножителя и обратимых логических вентилей DKG.

Ведический умножитель разработан с использованием сутры Urdhava Triyagbhayam, а сумматор - с использованием обратимой логики для выполнения высокоскоростных операций. Обратимые логические затворы также являются существенным ограничением для перспективной области квантовых вычислений.

Умножитель Urdhava Triyagbhayam используется для функции умножения, чтобы уменьшить частичные продукты в процессе умножения и получить высокую производительность при меньшей площади. Для снижения энергопотребления используется обратимая логика.

MAC разработан с использованием кода Verilog, моделирование, синтез выполнены в обоих компиляторах RTL с использованием Xilinx и реализованы на плате Spartan 3e FPGA. .